Synthesis Log

.Err {color:'#FF0000';cursor:hand;text-decoration:underline;}
.Warn {color:'#0000FF';cursor:hand;text-decoration:underline;}
.Info {color:'#000000';cursor:hand;text-decoration:underline;}
.ErrH {color:'#FF0000';cursor:hand;text-decoration:underline;}
.WarnH {color:'#0000FF';cursor:hand;text-decoration:underline;}
.InfoH {color:'#000000';cursor:hand;text-decoration:underline;}
.Err1 {color:'#FF0000';}
.Warn1 {color:'#0000FF';}
.Info1 {color:'#000000';}













function RollOn() {
switch(window.event.srcElement.className) {
case 'Err':
window.event.srcElement.className = 'ErrH'; break;
case 'Warn':
window.event.srcElement.className = 'WarnH'; break;
case 'Info':
window.event.srcElement.className = 'InfoH'; break;
}
}
function RollOff() {
switch(window.event.srcElement.className) {
case 'ErrH':
window.event.srcElement.className = 'Err'; break;
case 'WarnH':
window.event.srcElement.className = 'Warn'; break;
case 'InfoH':
window.event.srcElement.className = 'Info'; break;
}
}
function OnError(sMsg,sUrl,sLine) {
return true;
}

document.onmouseover = RollOn;
document.onmouseout = RollOff;
window.onerror = OnError;




Function IID_IDispatch
IID_IDispatch = "{00020400-0000-0000-C000-000000000046}"
End Function

Function CLSID_Executor
CLSID_Executor = "Aldec.ExePlugIn.Generic.7"
End Function


Sub OpenPlugIn (progid, template, document, element, string)

Dim executor, command

Set executor = window.external.aldec.connector.OpenPlugIn(CLSID_Executor, IID_IDispatch)

command = "?Activate[][][][][]"

executor.ExecuteCommand command, ""

End Sub







Synthesis Log
Created on 09:44:22 12/01/15

Running XST Synthesis...
Please wait...
Release 6.3i - xst G.35
Copyright (c) 1995-2004 Xilinx, Inc.  All rights reserved.
--> Parameter TMPDIR set to .
CPU : 0.00 / 0.42 s | Elapsed : 0.00 / 0.00 s
 
--> Parameter xsthdpdir set to e:/projekty_vhdl/projektswj/proj/synthesis/xst
CPU : 0.00 / 0.42 s | Elapsed : 0.00 / 0.00 s
 
--> 
TABLE OF CONTENTS
  1) Synthesis Options Summary
  2) HDL Compilation
  3) HDL Analysis
  4) HDL Synthesis
  5) Advanced HDL Synthesis
     5.1) HDL Synthesis Report
  6) Low Level Synthesis
  7) Final Report
     7.1) Device utilization summary
     7.2) TIMING REPORT


=========================================================================
*                      Synthesis Options Summary                        *
=========================================================================
---- Source Parameters
Input File Name                    : propagacja.prj
Input Format                       : mixed
Ignore Synthesis Constraint File   : no

---- Target Parameters
Output File Name                   : propagacja
Output Format                      : NGC
Target Device                      : xcv50bg256-6

---- Source Options
Top Module Name                    : propagacja
Automatic FSM Extraction           : yes
FSM Encoding Algorithm             : Auto
Resource Sharing                   : yes
FSM Style                          : lut
RAM Extraction                     : yes
RAM Style                          : auto
ROM Extraction                     : yes
ROM Style                          : auto
Mux Extraction                     : yes
Mux Style                          : auto
Decoder Extraction                 : yes
Priority Encoder Extraction        : yes
Shift Register Extraction          : yes
Logical Shifter Extraction         : yes
XOR Collapsing                     : yes
Multiplier Style                   : lut
Automatic Register Balancing       : no

---- Target Options
Add IO Buffers                     : yes
Global Maximum Fanout              : 100
Add Generic Clock Buffer(BUFG)     : 4
Register Duplication               : yes
Equivalent register Removal        : yes
Pack IO Registers into IOBs        : auto
Slice Packing                      : yes

---- General Options
Optimization Goal                  : speed
Optimization Effort                : 1
Global Optimization                : allclocknets
RTL Output                         : yes
Write Timing Constraints           : no
Keep Hierarchy                     : no
Hierarchy Separator                : _
Bus Delimiter                      : <>
Case Specifier                     : maintain
Slice Utilization Ratio            : 100
Slice Utilization Ratio Delta      : 5

---- Other Options
verilog2001                        : yes
cross_clock_analysis               : no
Read Cores                         : yes
tristate2logic                     : yes
Optimize Instantiated Primitives   : no

=========================================================================


=========================================================================
*                          HDL Compilation                              *
=========================================================================
ERROR:HDLParsers:3340 - Project file propagacja_vhdl.prj names two source files, e:/projekty_vhdl/projektswj/proj/synthesis/./../src/propagacja.vhd and e:/projekty_vhdl/projektswj/proj/synthesis/./../compile/propagacja.vhd, that both define the same primary unit, work/PROPAGACJA
ERROR:HDLParsers:3340 - Project file propagacja_vhdl.prj names two source files, e:/projekty_vhdl/projektswj/proj/synthesis/./../src/propagacja.vhd and e:/projekty_vhdl/projektswj/proj/synthesis/./../compile/propagacja.vhd, that both define the same primary unit, work/PROPAGACJA/PROPAGACJA
--> 

Total memory usage is 48200 kilobytes


ERROR:NetListWriters:375 - Cannot open input file 'propagacja.ngc'

Synthesis finished with errors.









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