Image274

Na rysunku 4.305 przedstawiono schemat ideowy kaskadowego połączenia trzech programowanych dekad liczących. Maksymalna częstotliwość impulsów wejściowych wynosi:

l

(50+2*2*20)10^-9 s

Ponieważ każda dekada wprowadza opóźnienie przeniesienia o około 40 ns — dlatego maksymalna częstotliwość impulsów wejściowych zmniejsza się przy połączeniu kaskadowym dekad.

Na rysunku 4.306 przedstawiono schemat ideowy dwudekadowego licznika programowanego. Maksymalna częstotliwość impulsów wejściowych tego licznika jest w przybliżeniu taka, jak pojedynczej dekady programowanej:

Na rysunku 4.307 przedstawiono schemat logiczny dekady programowanej

Wyszukiwarka

Podobne podstrony:
Image257 Na rysunku 4.280 przedstawiono schemat ideowy układu, umożliwiającego realizację operacji X
Image100 Na rysunku 4.22 przedstawiono schemat ideowy bramki I-LUB-NIE realizującej funkcję: F= AB+C
Image141 Na rysunku 4.88 przedstawiono schemat ideowy pamięci szeregowej, zbudowanej z rejestrów prz
Image145 Na rysunku 4.95 przedstawiono schemat ideowy wykorzystania rejestru 198 jako licznika pierś
Image146 Wyjścia Na rysunku 4.98 przedstawiono schemat ideowy układu licznika Johnsona mod. 16 zbudo
Image215 Na rysunku 4.209 przedstawiono schemat logiczny 8-bitowego licznika synchronicznego, z doda
Image517 Na rysunku 4.658 przedstawiono schemat ideowy translatora sygnałów, w którym czasy narastan
Image284 Przykłady rozwiązań dwójkowych sumatorów równoległych Na rysunku 4.324 przedstawiono schema
Image125 Na rysunku 4.68 przedstawiono schemat logiczny czterobitowego rejestru przesuwającego, zbud
Image431 Na rysunku 4.515 podano schemat ideowy układu zbudowanego w oparciu o jeden przerzutnik mon
Image481 Na rysunku 4.602 przedstawiono schemat logiczny układu, stanowiącego rozwinięcie schematu i

więcej podobnych podstron