Image365

W dekoderze dwupoziomowym 6/64 przedstawionym na rys. 4.420 najpierw są dekodowane 3 najstarsze bity w dekoderze z pierwszego poziomu. Wyjścia tego dekodera są dołączone do wejść strobujących (wejście D dekodera 42) dekoderów tworzących poziom drugi. Dekodery z poziomu drugiego dekodują pozostałe trzy młodsze bity.

Jeśli kodem wejściowym jest kod 8421 BCD, to do realizacji dekodera dwupoziomowego może być wykorzystany dekoder/demultiplekser 4/10, którego schemat logiczny przedstawiono na rys. 4.414. Na rysunku 4.421 przedstawiono

przykład wykorzystania takiego układu do realizacji dekodera przetwarzającego dwutetradową liczbę BCD na kod 1 ze 100. W przypadku, gdy kodem wejściowym jest czterobitowy kod, inny niż kod 8421 BCD, to do zbudowania układu dekodującego należy zastosować dekodery/demultipleksery 154.

Dekoder/demultiplekser 154 — ze względu na to, że jest wyposażony w iloczynowe wejścia strobujące — szczególnie dobrze nadaje się do realizacji dekoderów wielopoziomowych o strukturze matrycowej. Przykładem rozwiązania takiego układu jest dwupoziomowy dekoder 10/1024, przetwarzający 10-bitowy naturalny kod dwójkowy na kod 1 z 1024 (rys. 4.422).

Nietypowe zastosowania dekoderów scalonych

Poniżej przedstawiono tylko niektóre nietypowe zastosowania przedstawionych dekoderów scalonych.

Wyszukiwarka

Podobne podstrony:
Image349 Implementacja równań (6) jest przedstawiona na rys. 4.400. Typowy czas propagacji sygnału w
Image390 słowa wejściowego. Generator przedstawiony na rys. 4.455 wymaga zastosowania tylu przełączn
Image312 Schemat logiczny jednotetradowego sumatora w kodzie „+3” przedstawiono na rys. 4.357. Na ry
Image325 Układ przedstawiony na rys. 4.372, spełniający równanie (14), jest układem najszybszym, gdy
Image345 Implementacje funkcji (1) i (2) przedstawiono na rys. 4.394. W układach tych, jeśli żadne z
Image348 W układzie przedstawionym na rys. 4.399 sygnał przeniesienia blokującego propaguje tylko pr
Image355 Implementacje układów realizujących funkcje (3) oraz funkcje (4) przedstawiono na rys. 4.40
Image371 Schemat logiczny układu realizującego powyższe funkcje przełączające przedstawiono na rys.
Image378 Lamp Test). Schematy logiczne transkoderów scalonych 46, 47 i 48 są przedstawione na rys. 4
064 065 64    <3k Na rys. 2.20 przedstawiono przykładowe przebiegi czasowe sygnałó

więcej podobnych podstron