A6

76 Anatomia PC

i danych (ang. stepping). I Jiządzeiiia, które zawsze wykorzystują stepping, muszą mieć ten bit zawsze ustawiony. W urządzeniach, które nie mogą pracować w tym trybie, bit ten powinien mieć zawsze wartość 0. W pozostałych urządzeniach bit powinna być ustawiany po inicjalizacji urządzenia;

(Parny Error Response) - bit określający, czy urządzenie ma sygnalizować wystąpienie błędu parzystości (wystawiać sygnał ~PFRR) Po inicjalizacji urządzenia bit powinien mieć wartość 0 (brak sygnalizacji błędu parzystości);

(VGA Palelte Snoop enable) - bit umożliwiający jednoczesną zmianę palet w kilku kartach graficznych podłączonych do jednej magistrali. Ustawienie tego bitu powoduje, żc karta graficzna podczas zmiany palety barw odczytuje dane z magistrali PCI, nie wystawiając żadnych sygnałów na magistralę. Zmiana palety barw w systemach z kilkoma kartami graficznymi jest potencjalnym źródłem konfliktów, gdyż wymaga, aby kilka urządzeń jednocześnie odczytywało dane z magistrali PCI.

Dlatego na jednej karcie graficznej bit ten powinien mieć wartość 0 (ta karta komunikuje się z procesorem podczas zmiany palety barw), podczas gdy na pozostałych powinien mieć wartość 1 (te karty „śledzą” wymianę danych i odpowiednio modyfikują swoje palety barw).

Inicjalizacja kart graficznych powoduje ustawienie tego bitu na kartach innych niż VGA i jego wyzerowanie na kartach zgodnych ze standardem VGA;

(Memory Write andlnvalidate Enable) bit określający, czy inicjator może wykorzystywać komendę Write and Invalidatc zamiast komendy Write podczas dostępu do cachc'owanych obszarów pamięci. Bit ten nie może być ustawiony, dopóki nie jest ustawiony rejestr długości linii cache’a. Po inicjalizacji wartość tego bitu jest zerowana;

(Special Cycle Recognition) - bil określający, czy urządzenie ma monitorować cykl specjalny. Po inicjalizacji wartość tego bitu jest zerowana;

(Master Enable) - bit określający, czy urządzenie może przejmować kontrolę nad magistralą (czy jest inicjatorem). Po inicjalizacji wartość tego bitu jest zerowana;

(Memoiy Access Enable) - bit określający, czy urządzenie mające zaimplementowany dekoder adresów ma dostęp do przestrzeni adresowej magistrali PCI. Po inicjalizacji wartość tego bitu jest zerowana;

U/OAccess Enable) - bit określający, czy urządzenie mające zaimplementowany dekoder adresów wejścia-wyjścia ma (łostęp do przestrzeni adresowej wejścia-wyjścia magistrali PCI. Po inicjalizacji wartość tego bitu jest zerowana.

Wyszukiwarka

Podobne podstrony:
A6 56 Anatomia PC System zbudowany w oparciu o architekturę ISA reaguje bardzo stanowczo na stwierd
A6 66 Anatomia PC -STOP (Stop) - sygnał ten wystawiany jest przez urządzenie docelowe, gdy z. jakic
A 6 96 Anatomia PC Żądania dostępu do pamięci filtrowane są przez układ kontrolera Cache. Jeżeli pot
A6 10G Anatomia PC Wzrost popularności kart PCMCIA sprawił, źc kolejne specyfikacje (2.x) zdefiniow
A6 116 Anatomia PC Tabela 2.3. Zakresy typów danych z uwzględnieniem mechanizmu
A6 46 Anatomia PC Kanał Przeznaczenie Szerokość w bitach 0 /a rezerwowany 8 1 układ
A6 86 Anatomia PC
A6 136 Anatomia PC 136 Anatomia PC Rysunek 4.1. Idea bezpośredniej
A6 56 Anatomia PC System zbudowany w oparciu o architekturę ISA reaguje bardzo stanowczo na stwierd
A 6 96 Anatomia PC Żądania dostępu do pamięci filtrowane są przez układ kontrolera Cache. Jeżeli pot
A
6 16 Anatomia PC386SX Układ 8U386SX jest okrojoną wersją układu 80386DX. Różnica sprowadza się do

więcej podobnych podstron